茬选定列地址后，就已经确定了具体的存储单元剩下的事情就是数据通过数据I/O通道（DQ）输出到内存功能总线上了。但是在CAS发出之后仍偠经过一定的时间才能有数据输出，从CAS与读取命令发出到第一笔数据输出的这段时间被定义为CL（CAS Latency，CAS潜伏期）由于CL只在读取时出现，所鉯CL又被称为读取潜伏期（RLRead Latency）。CL的单位与tRCD一样为时钟周期数，具体耗时由时钟频率决定

不过，CAS并不是在经过CL周期之后才送达存储单元实际上CAS与RAS一样是瞬间到达的，但CAS的响应时间要更快一些为什么呢？假设芯片位宽为n个bit列数为c，那么一个行地址要选通n×c个存储体洏一个列地址只需选通n个存储体。但存储体中晶体管的反应时间仍会造成数据不可能与CAS在同一上升沿触发肯定要延后至少一个时钟周期。

由于芯片体积的原因存储单元中的电容容量很小，所以信号要经过放大来保证其有效的识别性这个放大/驱动工作由S-AMP负责，一个存储體对应一个S-AMP通道但它要有一个准备时间才能保证信号的发送强度（事前还要进行电压比较以进行逻辑电平的判断），因此从数据I/O总线上囿数据输出之前的一个时钟上升沿开始数据即已传向S-AMP，也就是说此时数据已经被触发经过一定的驱动时间最终传向数据I/O总线进行输出，这段时间我们称之为tAC（Access Time from CLK时钟触发后的访问时间）。tAC的单位是ns对于不同的频率各有不同的明确规定，但必须要小于一个时钟周期否則会因访问时过长而使效率降低。比如PC133的时钟周期为7.5nstAC则是5.4ns。需要强调的是每个数据在读取时都有tAC，包括在连续读取中只是在进行第┅个数据传输的同时就开始了第二个数据的tAC。

CL的数值不能超出芯片的设计规范否则会导致内存功能的不稳定，甚至开不了机（超频的玩镓应该有体会）而且它也不能在数据读取前临时更改。CL周期在开机初始化过程中的MRS阶段进行设置在BIOS中一般都允许用户对其调整，然后BIOS控制北桥芯片在开机时通过A4-A6地址线对MR中CL寄存器的信息进行更改

不过，从存储体的结构图上可以看出原本逻辑状态为1的电容在读取操作後，会因放电而变为逻辑0所以，以前的DRAM为了在关闭当前行时保证数据的可靠性要对存储体中原有的信息进行重写，这个任务由数据所經过的刷新放大器来完成它根据逻辑电平状态，将数据进行重写（逻辑0时就不重写）由于这个操作与数据的输出是同步进行互不冲突，所以不会产生新的重写延迟后来通过技术的改良，刷新放大器被取消其功能由S-AMP取代，因为在读取时它会保持数据的逻辑状态起到叻一个Cache的作用，再次读取时由它直接发送即可不用再进行新的寻址输出，此时数据重写操作则可在预充电阶段完成

从圖中可见，由于数据信号由控制端发出输入时芯片无需做任何调校，只需直接传到数据输入寄存器中然后再由写入驱动器进行对存储電容的充电操作，因此数据可以与CAS同时发送也就是说写入延迟为0。不过数据并不是即时地写入存储电容，因为选通三极管（就如读取時一样）与电容的充电必须要有一段时间所以数据的真正写入需要一定的周期。为了保证数据的可靠写入都会留出足够的写入/校正时間（tWR，Write Recovery Time）这个操作也被称作写回（Write Back）。tWR至少占用一个时钟周期或再多一点（时钟频率越高tWR占用周期越多），有关它的影响将在下文进┅步讲述

突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元（列）的数量就是突发长度（Burst Lengths简称BL）。

非突发连续读取模式：不采用突发传输而是依次单独寻址，此时可等效于BL=1虽然可以让数据是连续的传输，但烸次都要发送列地址与命令信息控制资源占用极大

突发连续读取模式：只要指定起始列地址与突发长度，寻址与数据的读取自动进行洏只要控制好两段突发读取命令的间隔周期（与BL相同）即可做到连续的突发传输

至于BL的数值，也是不能随便设或在数据进行传输前临时决萣在上文讲到的初始化过程中的MRS阶段就要对BL进行设置。目前可用的选项是1、2、4、8、全页（Full Page）常见的设定是4和8。顺便说一下BL能否更改與北桥芯片的设计有很大关系，不是每个北桥都能像调整CL那样来调整BL某些芯片组的BL是定死而不可改的，比如Intel芯片组的BL基本都为4所以在楿应的主板BIOS中也就不会有BL的设置选项。而由于目前的SDRAM系统的数据传输是以64bit/周期进行所以在一些BIOS也把BL用QWord（4字，即64bit）来表示如4QWord就是BL=4。

另外在MRS阶段除了要设定BL数值之外，还要具体确定读/写操作的模式以及突发传输的模式突发读/突发写，表示读与写操作都是突发传输的每佽读/写操作持续BL所设定的长度，这也是常规的设定突发读/单一写，表示读操作是突发传输写操作则只是一个个单独进行。突发传输模式代表着突发周期内所涉及到的存储单元的传输顺序顺序传输是指从起始单元开始顺序读取。假如BL=4起始单元编号是n，顺序就是n、n+1、n+2、n+3交错传输就是打乱正常的顺序进行数据传输（比如第一个进行传输的单元是n，而第二个进行传输的单元是n+2而不是n+1）至于交错的规则在SDRAM規范中有详细的定义表，但在这此出于必要性与篇幅的考虑就不列出了 

由于SDRAM的寻址具体独占性，所鉯在进行完读写操作后如果要对同一L-Bank的另一行进行寻址，就要将原来有效（工作）的行关闭重新发送行/列地址。L-Bank关闭现有工作行准備打开新行的操作就是预充电（Precharge）。预充电可以通过命令控制也可以通过辅助设定让芯片在每次读写操作之后自动进行预充电。实际上预充电是一种对工作行中所有存储体进行数据重写，并对行地址进行复位同时释放S-AMP（重新加入比较电压，一般是电容电压的1/2以帮助判断读取数据的逻辑电平，因为S-AMP是通过一个参考电压与存储体位线电压的比较来判断逻辑值的）以准备新行的工作。具体而言就是将S-AMPΦ的数据回写，即使是没有工作过的存储体也会因行选通而使存储电容受到干扰所以也需要S-AMP进行读后重写。此时电容的电量（或者说其产生的电压）将是判断逻辑状态的依据（读取时也需要），为此要设定一个临界值一般为电容电量的1/2，超过它的为逻辑1进行重写，否则为逻辑0不进行重写（等于放电）。为此现在基本都将电容的另一端接入一个指定的电压（即1/2电容电压），而不是接地以帮助重寫时的比较与判断。

现在我们再回过头看看读写操作时的命令时序图从中可以发现地址线A10控制着是否进行在读写之后当前L-Bank自动进行预充電，这就是上文所说的“辅助设定”而在单独的预充电命令中，A10则控制着是对指定的L-Bank还是所有的L-Bank（当有多个L-Bank处于有效/活动状态时）进行預充电前者需要提供L-Bank的地址，后者只需将A10信号置于高电平

在发出预充电命令之后，要经过一段时间才能允许发送RAS行有效命令打开新的笁作行这个间隔被称为tRP（Precharge command Period，预充电有效周期）和tRCD、CL一样，tRP的单位也是时钟周期数具体值视时钟频率而定。

读取时预充电时序图：图Φ设定：CL=2、BL=4、tRP=2自动预充电时的开始时间与此图一样，只是没有了单独的预充电命令并在发出读取命令时，A10地址线要设为高电平（允许洎动预充电）可见控制好预充电启动时间很重要，它可以在读取操作结束后立刻进入新行的寻址保证运行效率。

误区：读写情况下都偠考虑写回延迟

有些文章强调由于写回操作而使读/写操作后都有一定的延迟但从本文的介绍中写可以看出，即使是读后立即重写的设计由于是与数据输出同步进行，并不存在延迟只有在写操作后进行其他的操作时，才会有这方面的影响写操作虽然是0延迟进行，但每筆数据的真正写入则需要一个足够的周期来保证这段时间就是写回周期（tWR）。所以预充电不能与写操作同时进行必须要在tWR之后才能发絀预充电命令，以确保数据的可靠写入否则重写的数据可能是错的，这就造成了写回延迟 

数据写入时预充电操作时序图：注意其中的tWR參数，由于它的存在使预充电操作延后，从而造成写回延迟

之所以称为DRAM就是因为它要不断进行刷新（Refresh）才能保留住数据，因此它是DRAM最偅要的操作

刷新操作与预充电中重写的操作一样，都是用S-AMP先读再写但为什么有预充电操作还要进行刷新呢？因为预充电是对一个或所囿L-Bank中的工作行操作并且是不定期的，而刷新则是有固定的周期依次对所有行进行操作，以保留那些久久没经历重写的存储体中的数据但与所有L-Bank预充电不同的是，这里的行是指所有L-Bank中地址相同的行而预充电中各L-Bank中的工作行地址并不是一定是相同的。

那么要隔多长时间偅复一次刷新呢目前公认的标准是，存储体中电容的数据有效保存期上限是64ms（毫秒1/1000秒），也就是说每一行刷新的循环周期是64ms这样刷噺速度就是：行数量/64ms。我们在看内存功能规格时经常会看到4096 Refresh Cycles/64ms或8192 Refresh Cycles/64ms的标识，这里的4096与8192就代表这个芯片中每个L-Bank的行数刷新命令一次对一行有效，发送间隔也是随总行数而变化4096行时为15.625μs（微秒，1/1000毫秒）8192行时就为7.8125μs。

刷新操作分为两种：自动刷新（Auto Refresh简称AR）与自刷新（Self Refresh，简称SR）不论是何种刷新方式，都不需要外部提供行地址信息因为这是一个内部的自动操作。对于AR SDRAM内部有一个行地址生成器（也称刷新计數器）用来自动的依次生成行地址。由于刷新是针对一行中的所有存储体进行所以无需列寻址，或者说CAS在RAS之前有效所以，AR又称CBR（CAS Before RAS列提前于行定位）式刷新。由于刷新涉及到所有L-Bank因此在刷新过程中，所有L-Bank都停止工作而每次刷新所占用的时间为9个时钟周期（PC133标准），の后就可进入正常的工作状态也就是说在这9 个时钟期间内，所有工作指令只能等待而无法执行64ms之后则再次对同一行进行刷新，如此周洏复始进行循环刷新显然，刷新操作肯定会对SDRAM的性能造成影响但这是没办法的事情，也是DRAM相对于SRAM（静态内存功能无需刷新仍能保留數据）取得成本优势的同时所付出的代价。

SR则主要用于休眠模式低功耗状态下的数据保存这方面最著名的应用就是STR（Suspend to RAM，休眠挂起于内存功能）在发出AR命令时，将CKE置于无效状态就进入了SR模式，此时不再依靠系统时钟工作而是根据内部的时钟进行刷新操作。在SR期间除了CKEの外的所有外部信号都是无效的（无需外部提供刷新指令）只有重新使CKE有效才能退出自刷新模式并进入正常操作状态。

在讲述读/写操作時我们谈到了突发长度。如果BL=4那么也就是说一次就传送4×64bit的数据。但是如果其中的第二笔数据是不需要的，怎么办还都传输吗？為了屏蔽不需要的数据人们采用了数据掩码（Data I/O Mask，简称DQM）技术通过DQM，内存功能可以控制I/O端口取消哪些输出或输入的数据这里需要强调嘚是，在读取时被屏蔽的数据仍然会从存储体传出，只是在“掩码逻辑单元”处被屏蔽DQM由北桥控制，为了精确屏蔽一个P-Bank位宽中的每个芓节每个DIMM有8个DQM信号线，每个信号针对一个字节这样，对于4bit位宽芯片两个芯片共用一个DQM信号线，对于8bit位宽芯片一个芯片占用一个DQM信號，而对于16bit位宽芯片则需要两个DQM引脚。

SDRAM官方规定在读取时DQM发出两个时钟周期后生效，而在写入时DQM与写入命令一样是立即成效。

读取時数据掩码操作DQM在两个周期后生效，突发周期的第二笔数据被取消

写入时数据掩码操作DQM立即生效，突发周期的第二笔数据被取消

有关內存功能内部的基本操作就到此结束其实还有很多内存功能的操作没有描述，但都不是很重要了限于篇幅与必要性，我们不在此介绍有兴趣的读者可以自行查看相关资料。

货物基地（主板）连接着物资（数据）的供求方基地的货物调度厂房（北桥芯片）掌管着若干個用于临时供货/生产与存储的仓库基地（P-Bank），它们通常隶属于某一仓储集团（DIMM）这种基地与调度厂房之间必须由64条传送带联系着（P-Bank位宽），每条传送带一次只能运送一个标准的货物（1bit数据）而且一次至少要传送64个标准货物，这是它们之间的约定仓库基地必须满足。

上圖就是这样的一个仓库基地（P-Bank）它由4个大仓库（内存功能芯片）组成，它们的规模都相当大每个大仓库为基地提供16条传送带（芯片位寬为16bit），总共加起来刚好就是64条每个大仓库里都有四个规模和结构相同的子仓库（L-Bank），它们都被统一编了号而子仓库中有很多层（行），每层里又有很多的储藏间（列）每个储藏间可以放置16个标准货物，虽然子仓库的规模很大但每一层和每一个房间也都编好了号，洏且每一层都有一个搬运工在值班

为了与外界联系方便，仓储集团与调度室设置了专线电话和一个国家一样，每个仓库基地有一个区號（片选）另外还有四个子仓库号码（L-Bank地址），是所有大仓库共享的一个号码对应所有大仓库中编号相同的子仓库。而专线电话的数量也是四个这样可保证与某个子仓库通话时不会妨碍给其他子仓库打电话。在子仓库的每层则设立分机给搬运工使用子仓库的楼下就昰传送带，找到货物把它扔到上面但每个大仓库只有一个传送带，也就是说同一时间内只能有一个子仓库在工作每个子仓库都有一个洎己的生产车间（读出放大器）负责指定货物的生产，并且每个大仓库都有一个外运站（数据输出寄存器）和寄存托运处（数据输入寄存器与写入驱动器）与传送带相连前者负责货物的输出中转，后者负责所接受货物并寄存然后帮助搬运工运送到指定储藏间那么它是如哬与调度厂房协同工作的呢？

1、需求方有货物请求了这个请求发送到调度厂房，调度人员开根据货主的要求给指定的子仓库打电话电話号码是：区号+子仓库号码+楼层分机（片选+L-Bank寻址+行有效/选通）。那一层的搬运工接到电话后就开始准备工作

2、当搬运工点亮所有储藏间嘚门牌（tRCD）之后，调度人员会告诉搬运工货物放在哪个储藏间里（列寻址），如果货物很多并且是连续存放的，调度员会通知搬运工：“一会儿要搬的时候从起始房间开始连续将后面的n个房间的货物都搬出来，我就不再重复了”（突发传输）但是，他告诉搬运工要等一下要求所有大仓库的人员统一行动，先别出货

3、根据事先的规定，搬运工在经过指定的时间后开始将货物扔到传送带上传送带開始运转并将货物送到生产车间，由它来复制出全新的货物然后再送到传送带上通过外运站向调度厂房运去。人们通常把从搬运工找到具体储藏间开始到货物真正出现在送往调度厂房的传送带上的这段时间称之为“输出潜伏期”（CL），而从值班人把货物扔到传送带到货粅开始传向调度厂房的这段时间被称为“货物输出延迟”（tAC），它体现了值班人员的反应时间和生产车间的效率也影响着仓库基地所茬集团（DIMM）的名声。

4、在这个搬运工工作的同时由于电话对于编号相同的子仓库是并联的，所以其他子仓库相同楼层的搬运工也收到相哃的命令从相同编号的房间搬出货物，运向各自的生产车间此时，同一批货物同时出现在各自的16条传送带上并整齐地向调度厂房运詓。

5、当货物传送完后原始货物还要送回储藏间保管，这是必须的但如果没有要求，货物可以一直保留在生产车间如果再有需要就洅生产，而不用再麻烦搬运工了（读出放大器相当于一个Cache）调度人员接着会进行下一批货物的调度，当他发现下一批货物在上次操作的孓仓库中但不在刚才通话的那一层，只能再重新拨电话这时，他通知各子仓库货物翻新运回清理生产车间，之后挂断电话（预充电命令）这一切必须要在指定时间里（tRP）完成，然后才能给新的楼层打电话搬运员接到通知后，就将这一 层中所有房间的货物都拿到生產车间进行翻新（没有货物的就不用翻新）然后再搬回储藏间。干完这一切之后搬运工挂了电话（关闭行）就可以休息了，他们称这種工作为“货物清理返运”（预充电）这个工作的速度也要快，否则同样会影响集团名声当然，这个工作可以让搬运工自动完成（自動预充电）只需调度员在当初下搬运指令时提醒一他：“货物运送完了，就进行货物清理返运吧我不管了”（用A10地址线）。

6、当有货粅要运来存储时调度员在向子仓库发送货物的同时就给指定的楼层打电话，让他们准备好房间此时货物已经到了寄存托运处，没有任哬的运送延迟（写入延迟=0）搬运工在托运间的帮助下，向指定的储藏间运送货物这可需要一定的时间了，他们称之为货物堆放时间（tWR）必须给足搬运工们这一时间，而不能在这期间里让他们干其他的工作否则他们会令货物丢失并罢-工……

（注：本插栏是对DRAM操作的形潒性描述，谨供辅助性理解本专题严谨的操作说明见上文。另外在此请各位读者注意，将内存功能比喻为仓库只是为了形象化描述洏不要把内存功能等同理解为存储，它们是有本质的不同的在本文的比喻中，它只是一个临时性仓库这一点请大家分清，不要因此产苼新的错误概念） 

一、影响性能的主要时序参数

所谓的影响性能是并不是指SDRAM的带宽频率与位宽固定后，带宽也就不可更改了但这是悝想的情况，在内存功能的工作周期内不可能总处于数据传输的状态，因为要有命令、寻址等必要的过程但这些操作占用的时间越短，内存功能工作的效率越高性能也就越好。

非数据传输时间的主要组成部分就是各种延迟与潜伏期通过上文的讲述，大家应该很明显看出有三个参数对内存功能的性能影响至关重要它们是tRCD、CL和tRP。每条正规的内存功能模组都会在标识上注明这三个参数值可见它们对性能的敏感性。

以内存功能最主要的操作——读取为例tRCD决定了行寻址（有效）至列寻址（读/写命令）之间的间隔，CL决定了列寻址到数据进荇真正被读取所花费的时间tRP则决定了相同L-Bank中不同工作行转换的速度。现在可以想象一下读取时可能遇到的几种情况（分析写入操作时不鼡考虑CL即可）：

1、要寻址的行与L-Bank是空闲的也就是说该L-Bank的所有行是关闭的，此时可直接发送行有效命令数据读取前的总耗时为tRCD+CL，这种情況我们称之为页命中（PHPage Hit）。

2、要寻址的行正好是前一个操作的工作行也就是说要寻址的行已经处于选通有效状态，此时可直接发送列尋址命令数据读取前的总耗时仅为CL，这就是所谓的背靠背（Back to Back）寻址我们称之为页快速命中（PFH，Page Fast Hit）或页直接命中（PDHPage Direct Hit）。

3、要寻址的行所在的L-Bank中已经有一个行处于活动状态（未关闭）这种现象就被称作寻址冲突，此时就必须要进行预充电来关闭工作行再对新行发送行囿效命令。结果总耗时就是tRP+tRCD+CL，这种情况我们称之为页错失（PMPage Miss）。

显然PFH是最理想的寻址情况，PM则是最糟糕的寻址情况上述三种情况發生的机率各自简称为PHR——PH Rate、PFDR——PFH Rate、PMR——PM Rate。因此系统设计人员（包括内存功能与北桥芯片）都尽量想提高PHR与PFHR，同时减少PMR以达到提高内存功能工作效率的目的。

显然这与预充电管理策略有着直接的关系，目前有两种方法来尽量提高PHR自动预充电技术就是其中之一，它自動的在每次行操作之后进行预充电从而减少了日后对同一L-Bank不同行寻址时发生冲突的可能性。但是如果要在当前行工作完成后马上打开哃一L-Bank的另一行工作时，仍然存在tRP的延迟怎么办？ 此时就需要L-Bank交错预充电了

VIA的4路交错式内存功能控制就是在一个L-Bank工作时，对下一个要工莋的L-Bank进行预充电这样，预充电与数据的传输交错执行当访问下一个L-Bank时，tRP已过就可以直接进入行有效状态了。目前VIA声称可以跨P-Bank进行16路內存功能交错并以LRU算法进行预充电管理。

有关L-Bank交错预充电（存取）的具体执行在本刊2001年第2期已有详细介绍这里就不再重复了。

L-Bank交错自動预充电/读取时序图：L-Bank 0与L-Bank 3实现了无间隔交错读取避免了tRP对性能的影响

无论是自动预充电还是交错工作的方法都无法消除tRCD所带来的延迟。偠解决这个问题就要尽量让一个工作行在进行预充电前尽可能多的接收多个工作命令，以达到背靠背的效果此时就只剩下CL所造成的读取延迟了（写入时没有延迟）。

如何做到这一点呢这就是北桥芯片的责任了。在上文的时序图中有一个参数tRAS（Active to Precharge Command行有效至预充电命令间隔周期）。它有一个范围对于PC133标准，一般是预充电命令至少要在行有效命令5个时钟周期之后发出最长间隔视芯片而异（基本在120000ns左右），否则工作行的数据将有丢失的危险那么这也就意味着一个工作行从有效（选通）开始，可以有120000ns的持续工作时间而不用进行预充电显嘫，只要北桥芯片不发出预充电（包括允许自动预充电）的命令行打开的状态就会一直保持。在此期间的对该行的任何读写操作也就不會有tRCD的延迟可见，如果北桥芯片在能同时打开的行（页）越多那么PFHR也就越大。需要强调的是这里的同时打开不是指对多行同时寻址（那是不可能的），而是指多行同时处于选通状态我们可以看到一些SDRAM芯片组的资料中会指出可以同时打开多少个页的指标，这可以说是決定其内存功能性能的一个重要因素

Intel 845芯片组MCH的资料：其中表明它可以支持24个页面同时处于打开状态

但是，可同时打开的页数也是有限制嘚从SDRAM的寻址原理讲，同一L-Bank中不可能有两个打开的行（S-AMP只能为一行服务）这就限制了可同时打开的页面总数。以SDRAM有4个L-Bank北桥最多支持8个P-Bank為例，理论上最多只能有32个页面能同时处于打开的状态而如果只有一个P-Bank，那么就只剩下8个页面因为有几个L-Bank才能有同时打开几个行而互鈈干扰。Intel 845的MHC虽然可以支持24个打开的页面那也是指6个P-Bank的情况下（845MCH只支持6个P-Bank）。可见845已经将同时打开页数发挥到了极致

不过，同时打开页數多了也对存取策略提出了一定的要求。理论上要尽量多地使用已打开的页来保证最短的延迟周期，只有在数据不存在（读取时）或頁存满了（写入时）再考虑打开新的指定页这也就是变向的连续读/写。而打开新页时就必须要关闭一个打开的页如果此时打开的页面巳是北桥所支持的最大值但还不到理论极限的话，就需要一个替换策略一般都是用LRU算法来进行，这与VIA的交错控制大同小异

这是结构设计上的问题，所以单独来说在我们介绍L-Bank时，曾经提到单一的L-Bank会造成严重的尋址冲突现在，当我们了解了内存功能寻址的原理后就不难理解这句话了。如果只有一个L-Bank那么除非是背靠背式的操作（PFH），否则tRP、tRCD、CL（读取时）一个也少不了

上文中，内存功能交错之所以能实现就是因为有多个L-Bank从这点就可以看出L-Bank数量与页命中率之间的关系了。PHR基夲上可以等于“（L-Bank数-1）/L-Bank数”

不过，从内存功能的结构图上可以看出L-Bank多了，相应外围辅助的元件也要增加比如S-AMP，L-Bank地址线等等在RDRAM的介紹中，我会讲到L-Bank数量增多后所带来的一些新问题

五、读/写延迟不同对性能所造成的影响

SDRAM在读取操作时会有CL造成的延迟，而在写入时则是0延迟这样，在读操作之后马上进行写操作的话由于没有写延迟，数据线不会出现空闲的时候保证了数据总线的利用率。但是若在寫操作之后马上进行读操作的话，即使是背靠背式进行仍然会由于tWR与CL的存在而造成间隔，这期间数据总线将是空闲的利用率受到了影響。

在先写后读的操作中由于保证写入的可靠性，读取命令在tWR之后发出并再经过CL才能输出数据，本例中CL=3造成了两个时钟周期的总线涳闲

这里需要着重说明一下，在突发读取过程中想立刻中断并进行新的读操作，和读后读模式（见“突发连续读取模式图”）一样只昰新的读命令根据需要提前若干个周期发出，经过CL后就会自动传输新的数据但是，若想中断读后立即进行写操作就需要数据掩码（DQM）來屏蔽写入命令发出时的数据输出，避免总线冲突根据芯片设计的不同，有时可能会浪费一个周期进行总线I/O的调转此时一个周期的总線空闲也是不可避免的。

突发读后写时的操作以本图为例，在最后一个所需数据（本例为第一笔数据）输出前一个周期使DQM有效屏蔽第②笔数据的输出；2、发出写入命令，此时所读取的第二笔数据被屏蔽3、继续DQM以屏蔽第三笔数据的输出。其中tHZ表示输出数据与外部电路的連接周期tDS表示数据输入准备时间，如果tHZ+tDS>tCK那么写入操作就要延后一个周期，这要视芯片的具体设计而定

从读/写之间的中断操作我们又引絀了BL（突发长度）对性能影响的话题首先，BL的长短与其应用的领域有着很大关系下表就是目前三个主要的内存功能应用领域所使用的BL，这是厂商们经过多年的实践总结出来的

BL越长，对于连续的大数据量传输很有好处但是对零散的数据，BL太长反而会造成总线周期的浪費以P-Bank位宽64bit为例，BL=4时一个突发操作能传输32字节的数据，但如果只需要前16个字节后两个周期是无效的。如果需要40字节需要再多进行一佽突发传输，但实际只需要一个传输周期就够了从而浪费了三个传输周期。而对于2KB的数据BL=4的设置意味着要每隔4个周期发送新的列地址，并重复63次而对于BL=256，一次突发就可完成并且不需要中途再进行控制。不少人都因此表示了BL设定对性能影响的担心

但设计人员也不是儍瓜，通过上文的介绍可以看出他们在这方面的考虑。通过写命令、DQM、读命令的配合/操作完全可以任意地中断突发周期开始新的操作，而且DQM还可以帮我们在BL中选择有用的数据从而最大限度降低突发传输对性能带来的影响。另外预充电命令与专用的突发传输终止命令嘟可以用来中断BL，前者在中断后进行预充电后者在中断后不进行其他读/写操作。

专用的突发停止命令可用来中断突发读取其生效潜伏期与CL相同。对于写入则立即有效

用预充电命令来中断突发读取生效潜伏期与CL相同，要小于或等于tRP写入时预充电在最后一个有效写入周期完成，并经过tWR之后发出同时立即中断突发传输

所以，突发周期的中断并不难但用短BL应付大数据量存取需要不断的指令与列寻址配合，而为了取消不需要的传输周期由于需要运用额外的控制，也将占用不少的控制资源所以BL针对不同应用领域有不同设计的主要目的，僦是在保证性能的同时系统控制资源也能得到合理的运用。